Digital VLSI Design-lecture 7
Lecture 7: Placement
引入
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2025-04-05
Digital VLSI Design-lecture 4
Lecture 4: Logic Synthesis Part 2 在 lec3 的学习中，我们已经知晓了编译和库。我们已经将设计加载到综合器中，也加载了标准单元库和IP。 接下来我们要讨论综合过程中更核心的部分。 布尔最小化 布尔最小化是综合过程中的一个关键步骤，涉及将逻辑表达式简化为最小形式，以优化电路设计。 展开和绑定和预映射优化 在这个步骤中，工具将执行以下操作 将 RTL 编译为布尔数据结构 将非布尔模块绑定到叶单元 优化布尔逻辑 将设计结果映射到通用的、与技术无关的逻辑门。 这是逻辑综合的核心，自八十年代一直研究的主题。 Two-Level Logic 在展开过程中，主要输入和输出（端口）被定义，顺序元素（触发器、锁存器）被推断。这导致了一组组合逻辑云： 输入端口和寄存器输出是逻辑的输入。 输出端口和寄存器输入是逻辑的输出。 输出可以描述为输入的布尔函数。 布尔最小化的目标是减少输出函数中的文字数量。 许多不同的数据结构都能用来表示布尔函数，如真值表、立方体、二元决策图、方程等。 许多研究是基于SOP或POS表示法进行的，这种表示法更为人知的是“两级逻辑”（...
2025-04-04
Digital VLSI Design-lecture 3
Lecture 3: Logic Synthesis Part 1 什么是逻辑综合 综合是将 RTL 转换为特定技术的门级网表的过程，并根据预定义的约束进行优化。 你将从以下内容开始 行为级 RTL 设计 标准单元库 一组设计约束 你结束时得到： 映射到标准单元库的门级网表 （对于 FPGA：查找表、触发器和 RAM 块） （有希望）在速度、面积、功耗等方面也很高效。 形式化地，给你一个有限状态自动机 #mjx-39e18c88{ display:contents; mjx-assistive-mml { user-select: text !important; clip: auto !important; color: rgba(0,0,0,0); } mjx-container[jax="SVG"] { direction: ltr; } mjx-container[jax="SVG"]...
2025-04-06
Digital VLSI Design-lecture 5
Timing Analysis 同步设计 大多数数字设计是同步的，并且使用顺序元件构建。 同步设计消除了竞争现象，并且更适合设计流水线，提高了吞吐量。 假设所有顺序元件都是边沿触发的，并使用D触发器作为寄存器。 那么出发它有三个关键的时序参数 #mjx-9325c56{ display:contents; mjx-assistive-mml { user-select: text !important; clip: auto !important; color: rgba(0,0,0,0); } mjx-container[jax="SVG"] { direction: ltr; } mjx-container[jax="SVG"] > svg { overflow: visible; min-height: 1px; min-width: 1px; } mjx-container[jax="S...
2025-04-07
Digital VLSI Design-lecture 6
Lecture 6: Moving to the Physical Domain 我们已经完成了设计流程的前端部分，现在开始完成后端部分 我们将通过绘制布局图（floorplan），为我们的设计打下物理基础。 这包括决定“重要”或“较大”的模块放置位置，比如 IP 核、I/O、供电网格、特殊布线等。 接下来，我们可以放置（place）逻辑门，同时考虑拥塞（congestion）和时序（timing）因素。 有了触发器之后，我们就可以设计时钟树（clock-tree）。 最后，我们可以根据设计规则检查（DRC）、时序（timing）、噪声（noise）等因素，对所有网络进行布线（route）。 在流片（tapeout）之前，我们还需要清理设计、验证等等。 开始物理设计 为了从理论设计走向物理芯片，我们先在理论上定义了： 定义设计 .v 定义设计约束/目标 .sdc 定义工作条件/模式 （MMMC） 定义工艺和库信息 .lef 定义物理信息（Floorplan） 在之前的理论设计中，我们用的是一个理想的模型，因此忽略了以下内容： 不考虑电源供电 综合时只认为有一个完...
